In één oogopslag
- Taken: Ontwikkel micro-architectuur specificaties en ontwerp digitale logica met Verilog.
- Bedrijf: SiTime, een pionier in precisietiming oplossingen.
- Voordelen: Competitief salaris, bonussen en aandelenopties.
- Overige informatie: Uitstekende groeimogelijkheden in een dynamische werkomgeving.
- Waarom deze baan: Werk aan innovatieve technologieën die de timingindustrie veranderen.
- Kwalificaties: Master in elektrotechniek en 5 jaar relevante ervaring vereist.
Het verwachte salaris ligt tussen 61650 - 75350 € per jaar.
Over SiTime
SiTime Corporation is een precisietimingbedrijf. Onze semiconductor MEMS-programmeerbare oplossingen bieden een rijke set functies die klanten in staat stellen hun producten te onderscheiden met hogere prestaties, kleinere afmetingen, lager energieverbruik en betere betrouwbaarheid. Met meer dan 3 miljard verzonden apparaten verandert SiTime de timingindustrie.
Functieomschrijving
Wij bij SiTime zijn trots dat we het enige bedrijf op de markt zijn dat MEMS-gebaseerde timingoplossingen aanbiedt. Onze MEMS-dies worden uniek aangevuld door onze CMOS-dies in hetzelfde pakket. We gebruiken state-of-the-art analoge en digitale circuits om zeer agressieve ontwerpspecificaties voor onze timingoplossingen te bereiken. Onze precisietimingproducten blijven de grenzen van de industrie verleggen en zijn verreweg superieur aan onze concurrentie. Dit heeft ons in staat gesteld om continu marktaandeel te winnen door de innovatieranden in MEMS en CMOS te verleggen. Onze CMOS-dies, bestaande uit analoge en digitale blokken, presenteren unieke technische uitdagingen. Het digitale gedeelte van onze chips is de afgelopen jaren gegroeid en zal naar verwachting nog sneller groeien naarmate onze functionaliteit en functies opschalen. Om onze unieke technische uitdagingen aan te pakken, zijn we op zoek naar een sterke Senior Logic Design Engineer met een solide achtergrond in belangrijke digitale ontwerp- en implementatiegebieden.
Verantwoordelijkheden
- Ontwikkelen van micro-architectuurspecificaties van het logische circuit vanuit het lezen en begrijpen van het Product Requirement Document (PRD).
- Ontwikkelen van het Register Transfer Level (RTL) ontwerp vanuit de micro-architectuurspecificatie met behulp van Verilog of SystemVerilog als de HDL.
- Ontwikkelen van standalone test benches om het RTL-gedrag te verifiëren.
- Schrijven en verifiëren van SystemVerilog Assertions (SVA) voor een ontwerp.
- Schrijven van timingbeperkingen en klokdefinities voor synthese- en plaats- en route-tools.
- Uitvoeren van industriestandaard synthesetools (bijv. Genus of Design Compiler) en in staat zijn om timingproblemen op te lossen indien nodig.
- Begrijpen van verschillende ontwerptrade-offs, waaronder timing/gebied/vermogen en weten hoe deze te verbeteren.
- Lezen en begrijpen van de Static Timing Analysis (STA) rapporten van een industriestandaard STA-tool (bijv. Prime Time).
- Kruisfunctionele interacties en communicatie met verschillende teams binnen SiTime, waaronder analoge, verificatie-, backend-, systeem- en testengineeringteams.
- Post-Si opstarten, validatie en debugging.
Kwalificaties & Vereisten
- Masterdiploma in elektrotechniek plus 5 jaar relevante werkervaring in de industrie.
- Uitstekende mondelinge en schriftelijke communicatieve vaardigheden in het Engels.
- Bekwaam in Verilog en SystemVerilog.
- Expertise in de fundamenten van digitaal logicaontwerp zoals klokdividercircuits, multi-kloklogicaontwerpen, CDC, FIFO, FSM, enz.
- Ervaring in het ontwerpen van gemengde signaal digitale logica.
- Basisbegrip van de theorie van discrete tijdsignaalverwerking, FIR en IIR filterontwerp.
- Solide ervaring in digitale ontwerpprocessen, inclusief RTL-ontwerp, synthese, timingbeperkingen en STA.
- Vaardig in scripttalen Perl/Tcl/Python.
Gewenste Kenmerken & Attributen
- Ph.D. in elektrotechniek/computertechniek plus 3 jaar relevante ervaring in de industrie.
- 2-5 jaar ervaring in het ontwerpen van hoogprecisie digitale rekenlogica en digitale signaalverwerking.
- 2-5 jaar ervaring in het ontwerpen van digitale fase-gelockte lussen (DPLL).
- Ervaring in complex FSM-ontwerp.
- Bekendheid met MATLAB, Simulink of andere high-level modelleringstools.
- Ervaring in low-power digitale ontwerpprocessen.
- Basisbegrip van de regeltheorie.
Het daadwerkelijke salaris dat wordt aangeboden kan variëren afhankelijk van de werkplek, ervaring, opleiding, training, externe marktgegevens, interne loonstructuur of andere legitieme factoren. SiTime compensatiepakketten omvatten basissalaris, bonus op basis van het behalen van uw innovatiedoelen en aandelen.
Leer meer over SiTime: Bekijk de sectie 'Leer SiTime Kennen' op onze carrièrepagina om onze cultuur, waarden en wat ons uniek maakt te verkennen.
Sr. Engineer, Digital Design in Rijswijk werkgever: SiTime Corp.
SiTime is een uitstekende werkgever die een stimulerende en innovatieve werkomgeving biedt voor de rol van Director, Circuit Design Engineering. Met een sterke focus op teamontwikkeling en een cultuur die samenwerking en efficiëntie bevordert, biedt SiTime unieke kansen voor professionele groei en ontwikkeling in de snelgroeiende halfgeleiderindustrie. Werken in Nederland betekent ook profiteren van een competitief beloningspakket, inclusief aandelenopties en bonussen, wat bijdraagt aan een betekenisvolle en lonende carrière.
